历史匿名回执 ·
（罪魁祸首是这门课本身离谱，但22年教务是一刀切的。必修的话你插翅难飞，好在两个主讲老师都还凑合，闭眼随便选一个吧 课程内容： 理论+实验。理论啃黑皮书1到5章。实验拿verilog手搓处理器。 理论部分书上的犄角旮旯多到像老太太的针线盒，但全都要求你掌握。想学明白，难度直逼徒手爬珠峰。 实验部分是真的抽象到离谱。平时要用verilog写lab搓处理器。模板给你了，你就填几个空，但信号怎么传、模块怎么切，抽象得像让你猜女朋友为什么生气，全靠自己悟。基本上半天一天才能憋完。 这部分虽然你肝了时间还没学到啥，但你认了，毕竟知道能做，一点一点debug大多数时候心态还能稳住，顶多骂两句verilog解解气。 然而，最后有个大概占总成绩10分到15分的实验考试，时间紧得像早八赶校车。基本上，你平时lab自己写的到考试的时候能勉强卡着点做完。但是！你但凡有一点疏忽或者哪里忘了写、搞个bug出来，那基本就当场去世，根本没时间调。并且他差不多像oj那样不收verilog代码的，你结果错了verilog那五分就咔嚓没了。等于你一个学期差不多60h和verilog语法斗智斗勇全部打水漂，不如直接研究研究架构然后ctrlcv代码。4学分的课，最后卷成考察模板背诵的熟练度，我觉得十分离谱 本来是有考试的，闭卷，看往届卷子很是阴间。 上课自由度：本来是签到的，疫情没了 考核标准：疫情分数分配有所变动 讲课质量：理论部分中规中矩，老师有尽力扩展把内容讲清楚。但由于这门课细节多，你依然要反复remake。实验老师的唯一贡献是做了个还不错的祖传模板。 更新一下，这课不适合拿来卷分或者认真学，但适合70、80分万岁然后当通识听听拓宽知识面.